数字前端 RTL 设计
按规格实现可综合的 RTL 代码，覆盖状态机、数据通路与接口逻辑。设计阶段同步整理跨时钟域清单与寄存器说明，交付代码可直接并入客户代码库。
- Verilog / SystemVerilog 可综合风格
- 适用于新模块开发与旧代码重构
- 按模块交付，含设计说明文档
服务项目
泉州明艺芯片设计有限公司承接芯片设计流程中可独立交付的工程环节。以下九个条目按设计流程大致排列，每一项都可单独委托，也可组合成从前端到原型的完整项目。委托前我们会先做规格评审，确认边界与验收标准，再给出分阶段计划。
UVM 功能验证环境
搭建可复用的 UVM 验证平台，先建功能覆盖模型，把规格逐条映射成覆盖点，再用回归测试驱动收敛。验证条目与规格编号一一对应，验收时可逐条核对。
- 覆盖点与规格逐条对应
- 适用于验证补齐与环境重建
- 交付环境代码与覆盖率报告
FPGA 原型验证
把 RTL 移植到 FPGA 平台，调整时钟与复位结构、替换存储器模型、编写时序约束并完成收敛，让软件团队在流片前提前启动联调。
- 支持主流 FPGA 开发平台
- 适用于流片前软硬件协同
- 交付比特流、约束与移植说明
数字后端物理实现
承担中等复杂度数字模块与子系统的物理实现：布局规划、时钟树综合、布线、静态时序分析与签核收尾，把网表落成可交付的版图数据。
- 中等复杂度模块与子系统
- 工艺库由客户提供或共同确定
- 按里程碑分阶段交付
CDC 检查与低功耗设计
对多时钟域设计做跨时钟域路径梳理，给出同步策略与静态检查报告；按低功耗意图插入时钟门控、规划电源域结构并做低压验证配合。
- CDC 清单与同步方案评审
- 适用于多时钟域、低功耗需求
- 静态检查报告随交付提交
DFT 可测性设计
在设计中插入扫描链与测试逻辑，生成测试向量并评估故障覆盖率，为量产测试做好准备，插入结构需与后端布局协同排布。
- 扫描插入、BIST 等常用结构
- 与后端流程协同排布
- 交付 ATPG 结果与说明文档
IP 集成与 SoC 整合
把第三方 IP 与自研模块整合为完整 SoC：总线互联规划、地址映射、接口对接与顶层验证配合，整合结果以集成网表与报告交付。
- 总线互联与地址映射规划
- 适用于子系统级整合项目
- 交付集成网表与整合报告
模拟混合信号电路设计
承接接口类与数据转换类混合信号电路的设计与仿真，包括电路结构选择、参数折中与工艺角仿真，完成后与数字部分做联合验证。
- 仿真结果与设计说明齐备
- 适用于接口、电源管理类需求
- 按电路模块委托
设计文档与交付归档
为项目整理规格映射表、设计说明、验证报告、变更记录与版本档案，形成可审计、可交接的完整文档体系，随项目节点滚动更新。
- 交付物目录结构可定制
- 适用于审计、交接与团队扩展
- 随项目节点滚动更新
不确定该委托哪个环节？
可以先读芯片设计选型与采购指南，或直接联系我们描述项目情况，我们帮忙判断切分点。也可通过邮箱 hello@digitalsignage.org.cn 说明需求背景与时间安排。